Raphael Manfredi wrote:
> P.S: Je n'y connais rien en architecture Pentium/Celeron. Quelqu'un connait
> la taille des lignes de cache,
8 x 32 bits, il me semble (de tete)
> du pipeline d'execution,
je crois que c'[est 16 octets, mais le facteur limitant dans ce cas n'est pas la
taille du pipeline mais la vitesse a laquelle son contenu est update ... Ainsi,
un PII perd beaucoup de temps a recharge son pipeline, le K6 est dans ce cas
plus efficace ...
> et si le moteur
> d'execution est capable de faire des data fetch memoire en avance de phase
> (voire speculatifs) pour les instructions de type LOAD?
Non mais comme le cache lit les donnees par bloc, dans les cas de lecture
sequentielle, tu peux considerer que oui mais c'est "un coup de chance" !
Et mes sources sont les docs d'intel et d'AMD que j'ai lu, respectivement en
juin 99 et en octobre 98. (Ca date un peu mais meme si je ne suis pas sur de la
taille du pipeline, l'ordre de grandeur est le bon)
A+
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Vincent KONIECZEK
Eleve ingenieur a l'ENSIMAG
3e annee - "Telecommunication et Reseau"
